高速實(shí)時(shí)大容量數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著信息技術(shù)的發(fā)展，通訊、雷達(dá)等領(lǐng)域?qū)Ω咚?、大容量?shù)據(jù)實(shí)時(shí)采集提出了更高的要求。在實(shí)際測(cè)試領(lǐng)域應(yīng)用中，有一些數(shù)據(jù)采集過程要求有長(zhǎng)時(shí)間、大批量的數(shù)據(jù)吞吐能力，要求數(shù)據(jù)能夠?qū)崟r(shí)采集并存儲(chǔ)。與傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)相比，本設(shè)計(jì)實(shí)現(xiàn)的高速大容量數(shù)據(jù)采集系統(tǒng)，不需要CPU指令控制，而是基于FPGA的全硬件操作，因此可以連續(xù)不間斷地高速實(shí)時(shí)地采集、存儲(chǔ)一定容量的數(shù)據(jù)，而不受總線帶寬和其它應(yīng)用程序運(yùn)行的影響，具有高可靠性。
　　 本論文的主要研究

2、工作如下：
　　 1.對(duì)發(fā)展高速數(shù)據(jù)采集系統(tǒng)的必要性和重大意義進(jìn)行了研究，分析了國(guó)內(nèi)外高速數(shù)據(jù)采集系統(tǒng)研究現(xiàn)狀，針對(duì)本系統(tǒng)的性能指標(biāo)和數(shù)據(jù)跨時(shí)鐘域傳輸、SDRAM控制時(shí)序復(fù)雜等設(shè)計(jì)難點(diǎn)，提出了FPGA控制系統(tǒng)時(shí)序的設(shè)計(jì)方案。
　　 2.分析了DPRAM和SDRAM的工作原理。由于本設(shè)計(jì)要求較高的時(shí)鐘頻率及豐富的邏輯資源，選用了Xilinx公司的Virtex-4系列FPGA芯片。設(shè)計(jì)了FPGA控制實(shí)現(xiàn)DPRAM緩存、FPG

3、A和DSP分時(shí)控制SDRAM讀寫的硬件結(jié)構(gòu)，滿足了大容量高速連續(xù)數(shù)據(jù)流不間斷存儲(chǔ)的要求。
　　 3.根據(jù)系統(tǒng)設(shè)計(jì)方案，利用帶通采樣定理計(jì)算采樣頻率；設(shè)計(jì)了SDRAM控制器的狀態(tài)轉(zhuǎn)移過程；采用VHDL語言和原理圖結(jié)合的混合設(shè)計(jì)輸入法，實(shí)現(xiàn)了SDRAM控制器，兩個(gè)DPRAM及其控制器，以及與DSP之間的接口的模塊設(shè)計(jì)，給出了主要模塊的VHDL代碼、邏輯原理圖及Modelsim仿真波形圖。
　　 4.本課題通過對(duì)高速實(shí)時(shí)大容量