基于FPGA的AES加密系統(tǒng)設(shè)計(jì).pdf

1、在存儲(chǔ)測(cè)試系統(tǒng)的某些應(yīng)用場(chǎng)合中，測(cè)試的數(shù)據(jù)為軍事或者商業(yè)機(jī)密，這給傳統(tǒng)存儲(chǔ)測(cè)試系統(tǒng)直接記錄明文數(shù)據(jù)帶來(lái)挑戰(zhàn)，因此迫切需要將測(cè)試數(shù)據(jù)加密后存儲(chǔ)。自2002年美國(guó)國(guó)家標(biāo)準(zhǔn)技術(shù)協(xié)會(huì)確立新的高級(jí)加密標(biāo)準(zhǔn)以來(lái)，AES加密算法正在信息安全領(lǐng)域廣泛的應(yīng)用，因此研究存儲(chǔ)測(cè)試系統(tǒng)中數(shù)據(jù)的AES加密具有很重要的意義。論文針對(duì)AES加密算法的FPGA實(shí)現(xiàn)進(jìn)行了深入研究，并對(duì)AES加密算法在存儲(chǔ)測(cè)試領(lǐng)域的應(yīng)用進(jìn)行了設(shè)計(jì)。
　　本文對(duì)AES加密算法的理論層

2、面、實(shí)現(xiàn)層面和應(yīng)用層面進(jìn)行了研究。論文首先簡(jiǎn)要介紹了數(shù)據(jù)加密標(biāo)準(zhǔn)的發(fā)展歷程，并對(duì)AES加密算法本身進(jìn)行了深入分析；之后對(duì)AES加密算法的實(shí)現(xiàn)進(jìn)行了詳細(xì)的研究，設(shè)計(jì)了基于FPGA的AES加密系統(tǒng)。按照基于FPGA的數(shù)字電路設(shè)計(jì)流程，首先確定了AES加密系統(tǒng)的整體結(jié)構(gòu)及各個(gè)子模塊，接著對(duì)各個(gè)功能子模塊予以詳細(xì)分析和優(yōu)化。為了提高系統(tǒng)的吞吐量，密鑰擴(kuò)展模塊采用非并行擴(kuò)展方式，整體結(jié)構(gòu)采用內(nèi)外混合流水線結(jié)構(gòu)。最后采用QuartusII開發(fā)工具對(duì)

3、AES加密系統(tǒng)進(jìn)行設(shè)計(jì)輸入、功能測(cè)試、時(shí)序仿真和性能分析，并給出了和其他設(shè)計(jì)的橫向?qū)Ρ?。仿真結(jié)果表明AES加密系統(tǒng)功能正確且性能優(yōu)越，系統(tǒng)占用5022個(gè)邏輯單元，數(shù)據(jù)吞吐量達(dá)到1.12GbPs，完全能夠滿足存儲(chǔ)測(cè)試系統(tǒng)中的實(shí)時(shí)加密要求，達(dá)到了預(yù)期所要求的高速度和低成本目標(biāo)。
　　論文的最后設(shè)計(jì)了基于 AES加密的存儲(chǔ)測(cè)試系統(tǒng)。主要完成了系統(tǒng)的總體方案設(shè)計(jì)、芯片的選擇、硬件電路和上位機(jī)軟件的設(shè)計(jì)以及系統(tǒng)的測(cè)試工作。從系統(tǒng)測(cè)試結(jié)果可以