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1、隨著系統(tǒng)時(shí)鐘頻率的日益提高和信號(hào)邊沿的不斷縮短,信號(hào)完整性問題變得日益突出。在進(jìn)行各個(gè)項(xiàng)目的硬件設(shè)計(jì)過程中,信號(hào)完整性已經(jīng)成為了電路設(shè)計(jì)的瓶頸。尤其是隨著電路板上頻率的提高,這些信號(hào)完整性問題出現(xiàn)的頻率也隨之提高。
本文在介紹信號(hào)完整性仿真模型的基礎(chǔ)上,詳細(xì)分析了高速PCB設(shè)計(jì)中較常見的幾種結(jié)構(gòu)如完整接地面、狹縫結(jié)構(gòu)、過孔、蛇形線,差分對(duì)等,并進(jìn)行了大量仿真,對(duì)由于仿真模型本身存在的某些不足而造成的仿真誤差進(jìn)行了深入分析。
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