基于IPSec協(xié)議的安全網(wǎng)卡的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、本文深入地分析了IPSec協(xié)議架構(gòu),并在此基礎(chǔ)上研究了IPSec中兩個(gè)通信安全協(xié)議封裝安全載荷、驗(yàn)證頭的封裝格式.通過對(duì)IP安全協(xié)議進(jìn)行的研究,本文提出了安全網(wǎng)卡的總體設(shè)計(jì)方案,以及NIC和密碼算法等功能模塊的實(shí)現(xiàn)方式.然后,對(duì)以太網(wǎng)絡(luò)接口控制器的結(jié)構(gòu)和功能進(jìn)行了研究,并提出了IPSec安全網(wǎng)卡的NIC硬件、軟件綜合解決方案,設(shè)計(jì)了NIC中的數(shù)據(jù)包緩沖器管理模型,最后編寫了針對(duì)NIC微端口的驅(qū)動(dòng)程序.為了實(shí)現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)臋C(jī)密性和完整性

2、,本文設(shè)計(jì)了集成IPSec協(xié)議當(dāng)前最先進(jìn)的密碼算法——AES(高級(jí)數(shù)據(jù)加密標(biāo)準(zhǔn))的硬件解決方案.本文通過FPGA(現(xiàn)場可編程門陣列)和HDL(硬件描述語言)實(shí)現(xiàn)了基于硬件方式的設(shè)計(jì),并且進(jìn)行了芯片的時(shí)序仿真和電路測試.試驗(yàn)結(jié)果表明,集成了AES密碼算法的專用芯片對(duì)上層應(yīng)用程序是完全透明的.它的加密、解密處理速度已達(dá)到600Mbps,而目前在國內(nèi)的科技期刊上,在該類型的AES算法的FPGA上數(shù)據(jù)吞吐量一般在200~350Mbps之間.